TSMC revela o futuro do CoWoS: expectativa de pacotes com mais de 14 retículas e salto de 48x em poder de computação até 2029

No Simpósio de Tecnologia da América do Norte de 2026, a TSMC apresentou o seu atualizado roadmap de embalagem CoWoS, repleto de melhorias significativas. No setor de fabricação de chips, o limite do retículo define o maior tamanho que um chip pode ter em uma única etapa do processo de fabricação. Anteriormente, a TSMC planejava interromper suas atualizações de sistemas em pacote (SiPs) baseados em CoWoS em um tamanho de 9,5 retículos.

Agora, a expectativa é produzir SiPs de tamanho 14 retículos e maiores, com até 24 pilhas de HBM5E até 2029. Essa alta integração visa atender à crescente demanda dos aceleradores de IA por capacidade de processamento e largura de banda de memória. Isso indica que a embalagem, e não a litografia, se torna o principal motor das tecnologias de semicondutores.

“Impulsionar o escalonamento em IA requer a combinação de lógica avançada, empilhamento 3D SoIC e tecnologias CoWoS”, afirmaram representantes da TSMC.

Atualmente, é comum que as tecnologias de processo contemporâneas apresentem um aumento lento na densidade de transistores, enquanto o escalonamento completo de nós proporciona um incremento de 15% a 20% na densidade a cada três anos. Melhorias intra-nós oferecem retornos decrescentes, mas continuam a resultar em aumento de desempenho e maior eficiência energética. Embora isso não seja um grande problema para os fabricantes de produtos para consumidores, impacta bastante os desenvolvedores de aplicações de IA e HPC, que precisam atualizar suas soluções a cada ano ou dois para se manterem competitivos.

Para atender a esses clientes, a TSMC já iniciou a produção em massa de SiPs de 5,5 retículos, suportando até 12 pilhas de HBM3E/HBM4 e alcançando rendimentos superiores a 98%.

O roadmap da TSMC para 2027 projeta um interposer de 9,5 retículos que suporta 12 pilhas de HBM5, o que exigirá um substrato de 120 mm por 150 mm. Em 2028, a empresa espera introduzir um interposer de 14 retículos capaz de acomodar 20 chiplets de computação empilhados em 3D e 20 módulos de HBM5. Já em 2029, a previsão é de produzir interposers que superem 14 retículos, com até 24 pilhas de HBM5E. Um retículo padrão mede 26 mm por 33 mm (858 mm²), portanto, um interposer de 14 retículos terá 12.020 mm², semelhante ao tamanho de um prato pequeno e ligeiramente maior que um CD.

Um SiP que utiliza um interposer de 14 retículos e mede 12.020 mm² consumirá uma quantidade imensa de energia, exigindo soluções de resfriamento sofisticadas (como placas frias exóticas desenvolvidas por empresas especializadas) e um substrato massivo, ocupando uma parte significativa do espaço disponível em uma placa-mãe de servidor. As dimensões do SiP redefinirão a construção de servidores de IA, enquanto as exigências de consumo de energia e resfriamento abrirão caminho para uma série de novas tecnologias.

Os processadores multi-chiplet de grande porte demonstram que a embalagem avançada se tornou o verdadeiro motor de crescimento da indústria. As tecnologias CoWoS e SoIC da TSMC possibilitam um aumento mais acelerado dos orçamentos de transistores do que o tradicional escalonamento da Lei de Moore, além de oferecerem mais largura de banda de memória.

Com base nas expectativas da TSMC, os clientes serão capazes de integrar (pelo menos) até 24 chiplets de computação empilhados em 3D em um interposer CoWoS de 14 retículos até 2029, quando a nova geração A14 estará em produção em massa. Com a escalabilidade das tecnologias mais recentes (um aumento de 4x de N7 para A14), um SiP de alta performance de 2029, com 24 chiplets baseados em A14, poderá acomodar 48x mais transistores de computação do que um SiP de alta performance com dois chiplets baseados em N7 de 2024.

Porém, existe um desafio em relação aos transistores 3D empilhados: o die inferior pode superaquecer, enquanto o superior deve receber energia suficiente para atingir seu potencial máximo. Por isso, muitos designs usam o die inferior para cache, e não para computação.

Ainda assim, um aumento de 24x na quantidade de transistores de computação por SiP de alta performance em cinco anos representa um avanço notável, que não poderia ser alcançado apenas pela Lei de Moore. Contudo, essa integração possui um custo elevado. Na década de 2030, SiPs de ponta com 24 chiplets de computação empilhados em 3D e 24 módulos de HBM5E provavelmente custarão várias vezes mais do que um SiP de alta performance do meio da década de 2020.

Além da capacidade de computação, interposers grandes de CoWoS permitem uma largura de banda de memória consideravelmente maior, pois podem acomodar mais pilhas de HBM. A largura total de banda escala dramaticamente, impulsionada pela combinação de interfaces mais amplas de HBM4 e HBM5, dies base de HBM mais avançados, e melhorias contínuas no CoWoS que possibilitam velocidades de interconexão mais rápidas. Um SiP de alto desempenho que integre 24 pilhas de HBM5E em 2029 deve oferecer até 34x mais largura de banda em comparação com um SiP de referência com oito pilhas de HBM3 em 2024.

Diversas variáveis estão em jogo na escalabilidade da largura de banda de HBM. “Primeiro, temos a memória, avançando de HBM3 para HBM4, com contagens de I/O mais altas. Além disso, estamos utilizando tecnologias lógicas mais avançadas para o die base, o que nos permite atingir taxas de dados muito além de 10 Gb/s por pin, algo que nunca foi visto em DRAM tradicional. Ao mesmo tempo, nossa tecnologia CoWoS possibilita a integração de mais pilhas de HBM em um único pacote”, ressaltou a TSMC.

Uma questão notável sobre as tecnologias de processo atuais e futuras é o lento aumento na densidade de transistores. Embora se espere que o A14 aumente a densidade de transistores por chip em 20% em relação à tecnologia N2 em 2028, seu sucessor óptico (A13) deve oferecer apenas 6% a mais no ano seguinte.

Felizmente, a TSMC continua a desenvolver de forma agressiva sua tecnologia de embalagem CoWoS, que promete permitir que desenvolvedores de sistemas em pacote coloquem 24 chiplets de computação 3D e 24 módulos de HBM5E em um enorme interposer de 14 retículos antes do final da década. Isso aumentará a contagem de transistores de computação e a largura de banda de memória por SiP em 48x e 34x, respectivamente, se comparado aos SiPs de data center de alta performance de 2024. Contudo, esse nível de integração provavelmente terá um alto preço. SiPs com até 24 chiplets de computação empilhados em 3D e 24 pilhas de HBM5E na década de 2030 provavelmente custarão significativamente mais do que os SiPs de alta performance do meio da década de 2020.